포지션 상세
[회사 소개]
페블스퀘어는 PIM아키텍처를 기반으로 AI 반도체 설계와 AI 솔루션을 개발하는 팹리스 기업입니다. 폰 노이만(Von Neumann)구조의 한계를 극복하기 위해 고성능/초저전력의 PIM기반 AI 반도체를 성공적으로 양산하고, 멀티 코어 AI 반도체를 개발하여 국내외에서 실증 중이며 AI 반도체 상용화와 활용 촉진을 위해 다양한 AI 솔루션을 개발 중입니다.
[직무 소개]
RTL Design Engineer는 AI Chip 또는 SoC 내에서 동작하는 Digital Logic 및 IP를 RTL 수준에서 설계·구현하고, 상위 IP/SoC에 통합될 수 있도록 Front-end Design Flow를 수행하는 포지션입니다.
본 포지션은 Verilog/SystemVerilog 기반 RTL 설계, Verilog RTL Simulation 및 Verification, HDL Simulator를 활용한 Debug, Lint/CDC/Synthesis/ECO 등 Front-end Integration 업무를 담당합니다.
또한 SoC Design, SoC Design Verification, Emulation, STA, Physical Design, Software 및 System 팀과 협업하여 설계된 Digital IP가 시스템 수준에서 안정적으로 동작하고, Silicon 단계까지 높은 품질로 검증될 수 있도록 지원합니다.
RTL 설계 및 검증 연계: Verilog/SystemVerilog 기반 RTL을 설계하고, HDL Simulator를 활용하여 기능 검증 및 Debug를 수행합니다.
Verilog RTL Simulation 및 Verification: Verilog RTL Simulation을 수행하여 설계 기능을 검증하고, Simulation 결과를 분석하여 RTL 설계 이슈를 식별·개선합니다.
IP Integration: 담당 IP를 상위 IP 또는 SoC 구조에 통합하고, 인터페이스, 제어 로직, 데이터 경로가 시스템 요구사항에 맞게 동작하도록 설계합니다.
Front-end Design Flow 수행: Lint, CDC, Synthesis, ECO 등 Front-end Integration 업무를 수행하고, STA 및 Physical Design 단계와 연계될 수 있도록 설계 품질을 관리합니다.
Design Automation: Python, Perl, Tcl 등 Script 언어를 활용하여 반복적인 설계·검증 업무를 자동화하고 개발 효율을 개선합니다.
Cross-functional Collaboration: SoC Design, SoC Design Verification, Emulation, STA, Physical Design 팀과 협업하여 IP 통합, 검증, Timing Closure 및 Silicon Bring-up 준비를 지원합니다.
Software/System 협업: Software 및 System 팀과 협업하여 HW/SW Interface, Register, Control Flow 등이 시스템 수준에서 안정적으로 동작하도록 지원합니다.
문서화 및 설계 리뷰: 설계 사양서, RTL 설계 문서, Interface 문서, Debug 결과 및 검증 관련 문서를 작성하고 설계 리뷰에 참여합니다.
RTL 설계 역량: Verilog/SystemVerilog를 활용한 RTL 설계 및 Debug 경험을 보유하신 분
ASIC/SoC 설계 Flow 이해도: RTL 설계부터 Simulation, Lint, CDC, Synthesis, STA, ECO, Silicon Characterization까지 Digital ASIC/SoC Front-end Design Flow에 대한 이해와 경험을 보유하신 분
사양 분석 역량: Project Specification을 이해하고, 기능 요구사항, Interface 요구사항, 검증 항목을 체계적으로 도출할 수 있는 분
Debug 역량: HDL Simulator를 활용하여 RTL Simulation 결과를 분석하고, 설계 이슈를 Debug한 경험을 보유하신 분
EDA Tool 활용 역량: Synopsys 또는 Cadence 계열 EDA Tool을 활용한 Simulation, Synthesis, Timing(STA), Formal Verification, Assertion-based Verification 관련 경험 또는 이해를 보유하신 분
협업 역량: Design Verification, Emulation, STA, Physical Design, Software, System 팀과 협업하여 설계 품질을 개선한 경험 또는 원활한 커뮤니케이션 역량을 보유하신 분
문서화 역량: 설계 사양서, Interface 문서, Debug Report, Review 자료 등 기술 문서 작성 역량을 보유하신 분
페블스퀘어는 PIM아키텍처를 기반으로 AI 반도체 설계와 AI 솔루션을 개발하는 팹리스 기업입니다. 폰 노이만(Von Neumann)구조의 한계를 극복하기 위해 고성능/초저전력의 PIM기반 AI 반도체를 성공적으로 양산하고, 멀티 코어 AI 반도체를 개발하여 국내외에서 실증 중이며 AI 반도체 상용화와 활용 촉진을 위해 다양한 AI 솔루션을 개발 중입니다.
[직무 소개]
RTL Design Engineer는 AI Chip 또는 SoC 내에서 동작하는 Digital Logic 및 IP를 RTL 수준에서 설계·구현하고, 상위 IP/SoC에 통합될 수 있도록 Front-end Design Flow를 수행하는 포지션입니다.
본 포지션은 Verilog/SystemVerilog 기반 RTL 설계, Verilog RTL Simulation 및 Verification, HDL Simulator를 활용한 Debug, Lint/CDC/Synthesis/ECO 등 Front-end Integration 업무를 담당합니다.
또한 SoC Design, SoC Design Verification, Emulation, STA, Physical Design, Software 및 System 팀과 협업하여 설계된 Digital IP가 시스템 수준에서 안정적으로 동작하고, Silicon 단계까지 높은 품질로 검증될 수 있도록 지원합니다.
주요업무
Digital Logic 및 IP 설계: AI Chip 또는 SoC 내에서 동작하는 Digital Logic 및 IP를 설계, 구현하고 Debug합니다.RTL 설계 및 검증 연계: Verilog/SystemVerilog 기반 RTL을 설계하고, HDL Simulator를 활용하여 기능 검증 및 Debug를 수행합니다.
Verilog RTL Simulation 및 Verification: Verilog RTL Simulation을 수행하여 설계 기능을 검증하고, Simulation 결과를 분석하여 RTL 설계 이슈를 식별·개선합니다.
IP Integration: 담당 IP를 상위 IP 또는 SoC 구조에 통합하고, 인터페이스, 제어 로직, 데이터 경로가 시스템 요구사항에 맞게 동작하도록 설계합니다.
Front-end Design Flow 수행: Lint, CDC, Synthesis, ECO 등 Front-end Integration 업무를 수행하고, STA 및 Physical Design 단계와 연계될 수 있도록 설계 품질을 관리합니다.
Design Automation: Python, Perl, Tcl 등 Script 언어를 활용하여 반복적인 설계·검증 업무를 자동화하고 개발 효율을 개선합니다.
Cross-functional Collaboration: SoC Design, SoC Design Verification, Emulation, STA, Physical Design 팀과 협업하여 IP 통합, 검증, Timing Closure 및 Silicon Bring-up 준비를 지원합니다.
Software/System 협업: Software 및 System 팀과 협업하여 HW/SW Interface, Register, Control Flow 등이 시스템 수준에서 안정적으로 동작하도록 지원합니다.
문서화 및 설계 리뷰: 설계 사양서, RTL 설계 문서, Interface 문서, Debug 결과 및 검증 관련 문서를 작성하고 설계 리뷰에 참여합니다.
자격요건
경력: Digital ASIC/SoC 설계 분야에서 8년 이상의 실무 경험을 보유하신 분RTL 설계 역량: Verilog/SystemVerilog를 활용한 RTL 설계 및 Debug 경험을 보유하신 분
ASIC/SoC 설계 Flow 이해도: RTL 설계부터 Simulation, Lint, CDC, Synthesis, STA, ECO, Silicon Characterization까지 Digital ASIC/SoC Front-end Design Flow에 대한 이해와 경험을 보유하신 분
사양 분석 역량: Project Specification을 이해하고, 기능 요구사항, Interface 요구사항, 검증 항목을 체계적으로 도출할 수 있는 분
Debug 역량: HDL Simulator를 활용하여 RTL Simulation 결과를 분석하고, 설계 이슈를 Debug한 경험을 보유하신 분
EDA Tool 활용 역량: Synopsys 또는 Cadence 계열 EDA Tool을 활용한 Simulation, Synthesis, Timing(STA), Formal Verification, Assertion-based Verification 관련 경험 또는 이해를 보유하신 분
협업 역량: Design Verification, Emulation, STA, Physical Design, Software, System 팀과 협업하여 설계 품질을 개선한 경험 또는 원활한 커뮤니케이션 역량을 보유하신 분
문서화 역량: 설계 사양서, Interface 문서, Debug Report, Review 자료 등 기술 문서 작성 역량을 보유하신 분
